NEO Semiconductorは、3D NANDの技術を用いてセルを垂直に積み上げた3D X-DRAMの動作サンプルを取得した。アクセス遅延は10ナノ秒未満で、85°Cでのデータ保持時間は1秒を超える。1チップあたりの潜在的な容量は最大512ギガビット。
NEO Semiconductorは台湾の国立陽明交通大学と共同で、3D X-DRAMメモリの初のテストサンプルを製造した。製造と試験は台湾の国家応用研究機関で実施された。従来の2次元DRAMではセルが単一平面上に配置されているのに対し、新しいアーキテクチャでは3D NANDと同様に複数の垂直層にセルを配置する。これにより、製造プロセスチェーンを大きく変更することなく、記憶密度を高めることができる。
テストサンプルは、読み書きの遅延が10ナノ秒未満であり、これは現代のDRAMの速度に相当する。85°Cでの電荷保持時間は1秒を超え、JEDEC規格の要求値である64ミリ秒の約15倍である。ビット線やワード線における妨害耐性も同じ温度で1秒を超えた。書き換えサイクルの耐久性は10の14乗サイクル以上とされている。
同社は以前、3D X-DRAMの1チップあたりの潜在容量を最大512ギガビット（64ギガバイト）と発表しており、これは最新の2次元DRAMチップ（最大4ギガバイト）の16倍に相当する。テストサンプルの正確な容量は非公開。このプロジェクトは、Acer創業者の施振栄氏が率いる投資家らに支援されており、同氏はAcerとTSMCの取締役会も務めている。NEO Semiconductorは大手メモリおよび半導体メーカーとの協力に向けた交渉を行っている。
3D X-DRAMの主要な新機軸は、水平コンデンサを、絶縁体と半導体の交互層の積層を貫通する垂直コンデンサに置き換えた点である。3D NANDと同様のチャネル形成原理（イオン注入、原子層堆積、深孔プラズマエッチング）を利用している。しかし、セルが浮遊ゲートトランジスタとして動作するNANDとは異なり、X-DRAMはコンデンサによる電荷蓄積機構を維持しつつ、各レベルで薄膜トランジスタを介してアクセスする垂直プレート配向を採用している。ビット線とワード線の金属層は異なる高さに配置され、同一平面での交差を排除し、寄生容量を低減している。
85°Cでのデータ保持時間が1秒を超えたことは、小さな体積の垂直コンデンサからの電荷漏洩という3D DRAMの主要な物理的制約を解決できたことを示している。しかし、現在の10ナノ秒未満の遅延は、おそらく少数の層で達成されたものである。128層や256層に拡張する際には、長い垂直ビット線の寄生抵抗が増大するため、新しい増幅方式と遅延較正回路が必要になるだろう。