NEO Semiconductor는 3D NAND 기술 방식으로 셀을 수직으로 적층한 3D X-DRAM의 작동 샘플을 확보했다. 액세스 지연 시간은 10나노초 미만이며, 85°C에서 데이터 유지 시간은 1초를 초과한다. 칩당 잠재적 용량은 최대 512기가비트이다.
NEO Semiconductor는 대만의 국립 양밍 자오퉁 대학과 협력하여 최초의 3D X-DRAM 메모리 테스트 샘플을 제작했다. 생산과 테스트는 대만 국립응용연구기관에서 수행되었다. 기존의 2차원 DRAM이 셀을 하나의 평면에 배치하는 것과 달리, 새로운 아키텍처는 3D NAND처럼 여러 수직 층에 셀을 배치한다. 이를 통해 제조 공정 체인을 크게 바꾸지 않고도 저장 밀도를 높일 수 있다.
테스트 샘플은 읽기 및 쓰기 지연 시간이 10나노초 미만으로, 이는 현대 DRAM의 속도에 해당한다. 85°C에서의 전하 유지 시간은 1초를 초과했으며, 이는 JEDEC 표준 요구 사항(64밀리초)보다 약 15배 높은 수치이다. 비트 라인과 워드 라인에서의 간섭 내성도 동일 온도에서 1초를 넘었다. 내구성은 10의 14승 회기 이상으로 명시되었다.
이전에 회사는 3D X-DRAM 칩 하나당 잠재적 용량이 최대 512기가비트(64기가바이트)라고 밝힌 바 있으며, 이는 최신 2차원 DRAM 칩(최대 4기가바이트)보다 16배 큰 것이다. 테스트 샘플의 정확한 용량은 공개되지 않았다. 이 프로젝트는 Acer 창립자 스탠 시(Shih)가 이끄는 투자자들의 지원을 받고 있으며, 그는 Acer와 TSMC의 이사회도 맡고 있다. NEO Semiconductor는 주요 메모리 및 반도체 제조사들과 협력을 위한 협상을 진행 중이다.
3D X-DRAM의 핵심 혁신은 수평 커패시터를 절연체와 반도체가 교대로 적층된 더미를 관통하는 수직 커패시터로 대체한 것이다. 이 과정에서 3D NAND와 동일한 채널 형성 원리(이온 주입, 원자층 증착, 깊은 홀 플라즈마 식각)가 사용된다. 그러나 셀이 플로팅 게이트 트랜지스터로 작동하는 NAND와 달리, X-DRAM은 커패시터에서의 전하 저장 메커니즘을 유지하되, 각 레벨에서 박막 트랜지스터를 통해 접근하는 수직 판 구조를 도입했다. 비트 라인과 워드 라인의 금속층은 서로 다른 높이에 배치되어 동일 평면에서의 교차를 피하고 기생 커패시턴스를 줄인다.
85°C에서 데이터 유지 시간이 1초를 초과한 것은, 작은 부피의 수직 커패시터에서 발생하는 전하 누설이라는 3D DRAM의 주요 물리적 한계를 해결했음을 시사한다. 그러나 현재 10나노초 미만의 지연 시간은 아마도 적은 수의 층에서 달성된 것일 수 있다. 128층 또는 256층으로 확장할 경우, 긴 수직 비트 라인의 기생 저항이 증가하므로 새로운 증폭 방식과 지연 보정 회로가 필요할 것이다.