NEO Semiconductor a obtenu des échantillons fonctionnels de mémoire 3D X-DRAM avec empilement vertical des cellules selon la technologie 3D NAND. La latence d’accès est inférieure à 10 nanosecondes et la rétention des données à 85 °C dépasse 1 seconde. La capacité potentielle par puce atteint 512 gigabits.
NEO Semiconductor, en collaboration avec l’Université nationale Yang Ming Chiao Tung de Taïwan, a fabriqué les premiers échantillons de test de la mémoire 3D X-DRAM. La production et les tests ont été réalisés dans les Instituts nationaux de recherche appliquée de Taïwan. Contrairement à la DRAM bidimensionnelle classique où les cellules sont disposées sur un seul plan, la nouvelle architecture les place dans plusieurs couches verticales, par analogie avec la 3D NAND. Cela permet d’augmenter la densité de stockage sans modifier radicalement la chaîne de fabrication.
Les échantillons de test ont démontré une latence de lecture et d’écriture inférieure à 10 nanosecondes, ce qui correspond à la rapidité des DRAM actuelles. Le temps de rétention de charge à 85 °C a dépassé 1 seconde, soit environ 15 fois l’exigence de la norme JEDEC (64 millisecondes). L’immunité aux perturbations sur les lignes de bits et les lignes de mots a également dépassé 1 seconde à la même température. La durée de vie annoncée en cycles de réécriture est supérieure à 10^14 cycles.
Précédemment, la société avait annoncé une capacité potentielle allant jusqu’à 512 gigabits (64 gigaoctets) par puce de 3D X-DRAM, soit 16 fois la capacité des puces DRAM bidimensionnelles actuelles (jusqu’à 4 gigaoctets). La capacité exacte des échantillons de test n’est pas divulguée. Le projet est soutenu par des investisseurs menés par Stan Shih, fondateur d’Acer, qui siège également aux conseils d’administration d’Acer et de TSMC. NEO Semiconductor mène des négociations pour collaborer avec les grands fabricants de mémoires et de semi-conducteurs.
La principale innovation de la 3D X-DRAM est le remplacement du condensateur horizontal par un condensateur vertical, situé dans une ouverture traversant un empilement de couches alternées d’isolant et de semi-conducteur. On utilise le même principe de formation du canal que pour la 3D NAND : implantation ionique, dépôt de couches atomiques et gravure plasma de trous profonds. Cependant, contrairement à la NAND où la cellule fonctionne comme un transistor à grille flottante, dans la X-DRAM, le mécanisme de charge sur un condensateur est conservé, mais avec une orientation verticale des plaques et un accès via un transistor à couche mince à chaque niveau. Les couches métalliques des lignes de bits et des lignes de mots sont réparties sur différentes hauteurs, ce qui évite leur croisement dans un même plan et réduit les capacités parasites.
La rétention des données supérieure à 1 seconde à 85 °C sur les échantillons de test indique que le problème de fuite de charge à travers le petit condensateur vertical – la principale limitation physique de la DRAM 3D – a été résolu avec succès. Cependant, la latence actuelle inférieure à 10 ns a probablement été obtenue avec un faible nombre de couches. Lors de la montée en échelle vers 128 ou 256 niveaux, les résistances parasites des longues lignes de bits verticales augmenteront, ce qui nécessitera de nouveaux circuits d’amplification et de calibration des retards.