NEO Semiconductor hat funktionsfähige Muster der 3D X-DRAM mit vertikaler Zellenstapelung nach 3D-NAND-Technologie erhalten. Die Zugriffsverzögerung beträgt weniger als 10 Nanosekunden, die Datenretention bei 85 °C übersteigt 1 Sekunde. Die potenzielle Kapazität pro Chip liegt bei bis zu 512 Gigabit.
NEO Semiconductor hat zusammen mit der Nationalen Yang Ming Chiao Tung Universität in Taiwan die ersten Testmuster des 3D X-DRAM-Speichers gefertigt. Produktion und Tests wurden in den Nationalen Instituten für Angewandte Forschung Taiwans durchgeführt. Anders als bei klassischen zweidimensionalen DRAMs, bei denen die Zellen in einer Ebene angeordnet sind, platziert die neue Architektur diese in mehreren vertikalen Schichten, analog zu 3D NAND. Dies ermöglicht eine höhere Speicherdichte ohne grundlegende Änderungen der Fertigungskette.
Die Testmuster zeigten eine Lese- und Schreiblatenz von unter 10 Nanosekunden, was der Geschwindigkeit moderner DRAMs entspricht. Die Ladungserhaltungszeit bei 85 °C überstieg 1 Sekunde – etwa 15-mal höher als die JEDEC-Standanforderung (64 Millisekunden). Die Störfestigkeit auf Bit- und Wortleitungen betrug bei gleicher Temperatur ebenfalls mehr als 1 Sekunde. Die angegebene Lebensdauer in Überschreibzyklen liegt bei über 10^14.
Zuvor hatte das Unternehmen eine potenzielle Kapazität von bis zu 512 Gigabit (64 Gigabyte) pro 3D-X-DRAM-Chip angekündigt, was der 16-fachen Kapazität aktueller zweidimensionaler DRAM-Chips (bis zu 4 Gigabyte) entspricht. Die genaue Kapazität der Testmuster wird nicht bekannt gegeben. Das Projekt wird von Investoren unter der Leitung von Stan Shih, dem Gründer von Acer, unterstützt, der auch den Aufsichtsräten von Acer und TSMC angehört. NEO Semiconductor führt Gespräche über eine Zusammenarbeit mit großen Speicher- und Halbleiterherstellern.
Die wichtigste Neuerung von 3D X-DRAM ist der Ersatz des horizontalen Kondensators durch einen vertikalen Kondensator, der in einer Durchkontaktierung durch einen Stapel abwechselnder Isolator- und Halbleiterschichten angeordnet ist. Dabei wird dasselbe Prinzip der Kanalförmung wie bei 3D NAND verwendet: Ionenimplantation, Atomlagenabscheidung und Plasmätzen tiefer Löcher. Anders als bei NAND, wo die Zelle als Transistor mit schwebendem Gate arbeitet, bleibt bei X-DRAM der Lademechanismus am Kondensator erhalten, jedoch mit vertikaler Plattenausrichtung und Zugang über einen Dünnschichttransistor auf jeder Ebene. Die metallischen Schichten der Bit- und Wortleitungen sind auf verschiedene Höhen verteilt, wodurch ihre Kreuzung in einer Ebene vermieden und parasitäre Kapazitäten reduziert werden.
Die Datenretention von mehr als 1 Sekunde bei 85 °C in den Testmustern deutet auf eine erfolgreiche Lösung des Ladungsleckproblems durch den kleinen vertikalen Kondensator hin – der wichtigsten physikalischen Einschränkung von 3D-DRAM. Die derzeitige Verzögerung von unter 10 ns wurde jedoch wahrscheinlich bei einer geringen Anzahl von Schichten erreicht. Bei der Skalierung auf 128 oder 256 Ebenen werden die parasitären Widerstände der langen vertikalen Bitleitungen zunehmen, was neue Verstärkerschaltungen und Verzögerungskalibrierungen erfordert.