NEO Semiconductor ha obtenido muestras funcionales de 3D X-DRAM con celdas apiladas verticalmente mediante la tecnología 3D NAND. La latencia de acceso es inferior a 10 nanosegundos y la retención de datos a 85 °C supera 1 segundo. La capacidad potencial por chip alcanza los 512 gigabits.
NEO Semiconductor, en colaboración con la Universidad Nacional Yang Ming Chiao Tung de Taiwán, ha fabricado las primeras muestras de prueba de memoria 3D X-DRAM. La producción y las pruebas se realizaron en los Institutos Nacionales de Investigación Aplicada de Taiwán. A diferencia de la DRAM bidimensional clásica, donde las celdas se disponen en un solo plano, la nueva arquitectura las coloca en múltiples capas verticales, de forma análoga a la 3D NAND. Esto permite aumentar la densidad de almacenamiento sin modificar drásticamente la cadena de producción.
Las muestras de prueba demostraron una latencia de lectura y escritura inferior a 10 nanosegundos, lo que equivale a la velocidad de las DRAM actuales. El tiempo de retención de carga a 85 °C superó 1 segundo, aproximadamente 15 veces más que el requisito del estándar JEDEC (64 milisegundos). La inmunidad a perturbaciones en líneas de bit y líneas de palabra también superó 1 segundo a la misma temperatura. La vida útil declarada en ciclos de reescritura es superior a 10^14 ciclos.
Anteriormente, la compañía había anunciado una capacidad potencial de hasta 512 gigabits (64 gigabytes) por chip de 3D X-DRAM, lo que es 16 veces la capacidad de los chips DRAM bidimensionales actuales (hasta 4 gigabytes). No se revela la capacidad exacta de las muestras de prueba. El proyecto cuenta con el respaldo de inversores liderados por Stan Shih, fundador de Acer, quien también forma parte de los consejos de administración de Acer y TSMC. NEO Semiconductor mantiene conversaciones para colaborar con importantes fabricantes de memorias y semiconductores.
La principal innovación de la 3D X-DRAM es la sustitución del condensador horizontal por uno vertical, ubicado en una abertura que atraviesa una pila de capas alternas de aislante y semiconductor. Se utiliza el mismo principio de formación de canal que en la 3D NAND: implantación iónica, deposición de capas atómicas y grabado por plasma de agujeros profundos. Sin embargo, a diferencia de NAND, donde la celda funciona como un transistor de puerta flotante, en X-DRAM se mantiene el mecanismo de carga en un condensador, pero con una orientación vertical de las placas y acceso a través de un transistor de capa fina en cada nivel. Las capas metálicas de líneas de bit y líneas de palabra están separadas en diferentes alturas, lo que evita su cruce en un mismo plano y reduce las capacitancias parásitas.
La retención de datos superior a 1 segundo a 85 °C en las muestras de prueba indica que se ha resuelto con éxito el problema de la fuga de carga a través del condensador vertical de pequeño volumen, la principal limitación física de la DRAM 3D. Sin embargo, la latencia actual inferior a 10 ns probablemente se haya logrado con un número reducido de capas. Al escalar a 128 o 256 niveles, aumentarán las resistencias parásitas de las largas líneas de bit verticales, lo que requerirá nuevos circuitos de amplificación y calibración de retardos.